Delta-Sigma模/數轉換器是一種用於實現高精度模/數轉換的重要體系結構，Delta-Sigma調製器是它的核心組成部分🦪。隨著CMOS工藝技術特征尺寸的不斷縮小，電源電壓日益降低，輸入前饋式Delta-Sigma調製器因內部較小的電壓擺幅而逐漸成為新的研究熱點🦝，它具有功耗低、諧波失真小等等優點。然而🙋🏼‍♀️，在電路實現時它卻暴露出非常嚴重的時序約束問題🙆‍♂️，從2001年該調製器結構首次被提出以來，這個問題至今仍沒有得到較好的解決。

為了解決時序約束問題，實驗室李巍教授課題組提出了一種通用的倍壓采樣/電荷再分配輸入前饋式Delta-Sigma調製器結構(DVS/CR IFF DSM，如圖1所示)和它的實現電路。在系統級，通過等價變換在環路濾波器的輸入路徑和反饋路徑均引入“半周期延時”🃏，並且，讓輸入路徑的“半周期延時”與反饋路徑的模擬求和👦🏻、量化及動態元件匹配操作共用一個時鐘相，從而使時序約束得到了極大寬松♡；在電路級🏌🏼‍♀️，采用DVS/CR技術實現了輸入路徑的“半周期延時”🧑🏿‍🍼，同時，通過共享二次采樣電容使調製器的反饋路徑保持不變🤳，從而避免了量化噪聲折疊。理論分析表明😁，DVS/CR IFF DSM的失配噪聲和電路噪聲都比傳統調製器的低🪞；電路仿真顯示🫅💌，DVS/CR IFF DSM的綜合性能FOMS達到168.2 dB，已經十分接近國際上同類調製器的最高水平♧。總而言之，DVS/CR IFF DSM既解決了時序問題又擁有良好的性能，可以廣泛應用於低壓🛰、高精度的模/數轉換，具體應用例如：測量儀器🏹🐕‍🦺、通信系統、數據采集、醫學成像等等。

目前，代表該研究成果的論文“An Input-Feedforward Delta-Sigma Modulator With Relaxed Timing Constraints” DOI: 10.1109/TCSII.2017.2689246已發表在IEEE Transactions on Circuits and Systems II: Express Briefs。