隨著集成電路進入納米尺度🕢，電路特征尺寸已靠近物理下限👩🏽‍🔬，光刻可製造技術已經成為集成電路設計的關鍵難題之一。在先進工藝節點🟢，已經提出了超紫外線刻蝕(EUV)，電子束刻蝕(EBL)，定向自組裝光刻(Directed self-assembly， DSA)以及多重圖案光刻(Multiple patterning lithography，MPL)等先進光刻技術。超紫外線刻蝕技術和電子束刻蝕技術尚無法實現芯片的量產👨🏿‍🏭。定向自組裝光刻需要借助引導模板來生產目標圖案，為了生產復雜的芯片版圖，需要用到復雜的引導模板，而復雜的引導模板會嚴重降低芯片的可製造性和成品率💼。雖然多重圖案光刻能夠顯著增強曝光能力，但隨著集成電路特征尺寸進一步縮小到14納米以下🕉，版圖圖案更加密集🧑🏼‍🦰，已很難將原始版圖圖案分解到多張掩膜版上且不產生圖案沖突。

傳統求解多重圖案和電子束混合工藝版圖圖案分解問題，采用的是直接兩階段方法，又稱為多重圖案分解後處理方法🍏，該方法的優勢在於可重用已有經典的多重圖案版圖分解方法。但是，由於多重圖案縫合點數目和電子束使用的優化分別是在兩個階段內獨立地進行，因而並不能得到較優的求解質量⛹️‍♀️。實驗室曾璇教授課題組提出了電子束和多重圖案混合工藝版圖圖案分解方法，能夠同時優化電子束使用面積和多重圖案光刻的縫合點數目🌴。針對電子束和雙重圖案混合工藝，提出一種基於primal-dual的方法，該方法能夠在合理的時間內獲得優於傳統兩階段方法的求解結果，可用於解決大規模版圖的圖案分解問題。針對電子束和多重圖案混合工藝，提出一種隨機初始化的局部搜索方法，基於primal-dual的方法，進行迭代求解🤒👨🏽‍🎨，尋找全局最優解，並行程度高。

這一成果“Efficient Hybrid Performance Modeling for Analog Circuits Using Hierarchical Shrinkage Priors”發表在集成電路自動化設計領域最具影響力的國際期刊IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems👶🍌。